Сумматор

Сумма́тор в кибернетике — это устройство, преобразующее информационные сигналы (аналоговые или цифровые) в сигнал, эквивалентный сумме этих сигналов^[1]; устройство, производящее операцию сложения.

• 1623 год и 1624 год — Вильгельм Шиккард в двух письмах Кеплеру описывает считающие часы, в которых одной из трёх главных частей был механический десятичный 6-разрядный сумматор^[2].
• 1645 год — Паскаль создал механическую суммирующую машину «Паскалину» с механическим десятичным сумматором.
• 1673 год — Лейбниц создал механический калькулятор, в котором был механический цифровой десятичный сумматор на механическом счётчике.
• 1938 год — Джордж Штибиц, сотрудник телефонной компании Bell Laboratories, создал дома, на кухне, первый двоичный сумматор на электромеханических реле "Kitchen-1"^[3]

Ключевые архитектуры параллельно префиксных сумматоров^[4]:

• 1960 год - Склянский опубликовал статью "Conditional-Sum Addition Logic" с первым параллельно префиксным сумматором с radix'ом-2^[5][6][]
• 1973 год - Когге и Стоун применили в параллельно префиксном сумматоре Склянского несколько иное древо для вычисления операторов G и P, уменьшающее fan-out, но увеличивающее количество логических элементов, и опубликовали статью "A Parallel Algorithm for the Efficient Solution of a General Class of Recurrence Equations" с параллельно префикным сумматром с radix'ом-2^[7]
• 1980 год - параллельно префиксный сумматор Ладнер-Фишера (Ladner-Fisher) с radix'ом-2
• 1982 год - параллельно префиксный сумматор Брента-Кунга (Brent-Kung) с radix'ом-2
• 1987 год - параллельно префиксный сумматор Хана Карлсона (Han Carlson) с radix'ом-2
• 1999 год - параллельно префиксный сумматор S. Knowles'а с radix'ом-2
• 1981 год - Линг опубликовал статью "High-speed Binary Adder" с параллельно префиксным сумматором с radix'ом-2^[8]
• 2000 год - Gurkaynak, Leblebici, Chaousnt и McGuinneess опубликовали статью о сумматоре Когге-Стоуна с radix'ом-4^[9][10]
• 2001 год - Beaumont-Smith и Cheng-Chew Lim применили в параллельно префиксном сумматоре Склянского операторы G и P с radix'ом-4 вместо radix-2 и опубликовали статью о параллельно префиксном сумматоре Склянского с radix'ом-4 "Parallel Prefix Adder Design"^[11][12][]

В зависимости от формы представления информации различают сумматоры аналоговые и цифровые^[1].

• механические.
• электромеханические.
• электронные.
• пневматические.

• На счётчиках, считающие количества импульсов входного сигналах.
• Функциональные, выдающие на выходах значения логической функции суммы по модулю и логической функции разряда переноса:
  • логические, каждый раз вычисляющие функцию разряда суммы по модулю и функцию разряда переноса
  • табличные, с таблицами заранее вычисленных значений функции разряда суммы по модулю и значений функции разряда переноса записанных:
    • в ПЗУ, ППЗУ (аппаратные) (надёжнее и дешевле логических, так как вместо полупроводников, выполняющих логические вычисления, в ПЗУ используются проводники и изоляторы ("прошивки"))^[13] или
    • в ОЗУ (аппаратные и программные).

Табличные сумматоры впервые были применены в калькуляторах построенных на реле в США до второй мировой войны.

• Четвертьсумматоры — бинарные (двухоперандные) сумматоры по модулю без разряда переноса, характеризующиеся наличием двух входов, на которые подаются два одноразрядных числа, и одним выходом, на котором реализуется их арифметическая сумма по модулю.
• Полусумматоры — бинарные (двухоперандные) сумматоры по модулю с разрядом переноса, характеризующиеся наличием двух входов, на которые подаются одноимённые разряды двух чисел, и двух выходов: на одном реализуется арифметическая сумма по модулю в данном разряде, а на другом — перенос в следующий (старший) разряд.
• Полные сумматоры — тринарные (трёхоперандные) сумматоры по модулю с разрядом переноса, характеризующиеся наличием трёх входов, на которые подаются одноимённые разряды двух складываемых чисел и перенос из предыдущего (более младшего) разряда, и двумя выходами: на одном реализуется арифметическая сумма по модулю в данном разряде, а на другом — перенос в следующий (более старший разряд). Такие сумматоры изначально ориентированы только на показательные позиционные системы счисления^[].
• Накапливающие сумматоры - снабжённые собственной внутренней памятью.

• Последовательные (одноразрядные), в которых обработка разрядов чисел ведётся поочерёдно, разряд за разрядом, на одном и том же одноразрядном оборудовании.
• Параллельно-последовательные, в которых одновременно параллельно последовательно складываются несколько разрядов пары чисел.
• Параллельные (многоразрядные), в которых слагаемые складываются одновременно по всем разрядам, и для каждого разряда имеется своё оборудование.

• С последовательным переносом (Ripple-carry adder, Схема последовательного переноса).
• С ускоренным групповым переносом (с предвидением переноса) (Carry-lookahead adders, CLA-adders).
• С ускоренным групповым переносом параллельно префиксные (parallel prefix adders, PPA) (Sklansky adder, Kogge-Stone adder, Beaumont-Smith adder (like Sklansky adder, radix-4)^[16][17][18], Knowles S. adder^[19], Brent-Kung adder, Ladner-Fischer adder^[20], Han-Carlson adder^[21], Ling adder).
• С пропуском переноса (Carry-skip adder)^[22].
• Сумматор с условным сложением (Conditional sum adder)^[23].
• С переключением переноса (с выбором переноса^[24]) (Carry-select adder).
• С сохранением переноса (Carry-save adder).

• Двоичные
• Троичные
• Четверичные
• Восьмеричные
• Десятеричные (десятичные)
• Шестнадцатеричные

Двоичный сумматор может быть описан тремя способами:

1. табличным, в виде таблицы истинности,
2. аналитическим, в виде формулы (СДНФ),
3. графическим, в виде логической схемы.

Так как формулы и схемы могут тождественно преобразовываться, то, одной таблице истинности двоичного сумматора могут соответствовать множества различных логических формул и логических схем. Поэтому, с точки зрения получения результата без учёта затрат времени на вычисление суммы, табличный способ определения двоичного сумматора является основным. Обычное табличное и обычное формульное описание сумматора не учитывают времена задержек в реальных логических элементах и не годятся для определения быстродействия реальных сумматоров.

x0=A	1	0	1	0	1	0	1	0
x1=B	1	1	0	0	1	1	0	0
x2=${\displaystyle P_{i-1}}$	1	1	1	1	0	0	0	0	Название действия (функции)	Номер функции
${\displaystyle S_{i}}$	1	0	0	1	0	1	1	0	Бит суммы по модулю 2	F3,150
${\displaystyle P_{i}}$	1	1	1	0	1	0	0	0	Бит переноса	F3,232

Единица переноса возникает в 4 случаях из 8.

СДНФ суммы по модулю 2:
${\displaystyle S_{i}=\mathbf {f} (x_{2},x_{1},x_{0})=({\overline {x_{2}}}\cdot {\overline {x_{1}}}\cdot {x_{0}})\vee ({\overline {x_{2}}}\cdot {x_{1}}\cdot {\overline {x_{0}}})\vee ({x_{2}}\cdot {\overline {x_{1}}}\cdot {\overline {x_{0}}})\vee ({x_{2}}\cdot {x_{1}}\cdot {x_{0}})}$

СДНФ бита переноса:
${\displaystyle P_{i}=\mathbf {f} (x_{2},x_{1},x_{0})=({\overline {x_{2}}}\cdot {x_{1}}\cdot {x_{0}})\vee ({x_{2}}\cdot {\overline {x_{1}}}\cdot {x_{0}})\vee ({x_{2}}\cdot {x_{1}}\cdot {\overline {x_{0}}})\vee ({x_{2}}\cdot {x_{1}}\cdot {x_{0}})}$

Схема, которая обеспечивает сложение двух однобитных чисел А и В без получения бита переноса из предыдущего разряда называют полусумматором.

Полусумматор имеет 4 сигнальных линии: два входа для сигналов, представляющих одноразрядные двоичные числа А и В, и два выхода: сумма А и В по модулю 2 (S) и сигнал переноса в следующий разряд (P). При этом S наименее значимый бит, а P наиболее значимый бит.

Объединив два полусумматора и добавив дополнительную схему ИЛИ, можно создать трёхступенчатый полный сумматор с дополнительным входом P_i-1 (на рисунке 1), который принимает сигнал переноса из предыдущей схемы. Первая ступень на полусумматоре осуществляет сложение двух двоичных чисел и вырабатывает первый частный бит переноса, вторая ступень на полусумматоре осуществляет сложение результата первой ступени с третьим двоичным числом и вырабатывает второй частный бит переноса, третья ступень на логическом элементе 2ИЛИ вырабатывает результирующий бит переноса в старший разряд.

Схема полного сумматора может быть использована в качестве «строительных блоков» для построения схем многоразрядных сумматоров, путём добавления одноразрядных полных сумматоров. Для каждой цифры, которую схема должна быть в состоянии обрабатывать, используется один полный сумматор.

В сумматоре на рис.1 время вычисления суммы по модулю 2 равно 2dt, время вычисления переноса равно 3dt, где dt — время задержки в одном типовом логическом элементе. В m-разрядном сумматоре в худшем случае (единицы переноса во всех разрядах) до последнего разряда сигнал переноса проходит через m-1 разряд, а сумма будет готова ещё через 2dt, поэтому максимальное время сложения равно:

${\displaystyle 3dt(m-1)+2dt=(3m-1)dt}$.

Максимальные времена выполнения сложения и вычисления переноса для большего числа разрядов приведены в таблице 1:
Таблица 1.

Двоичный одноразрядный полный сумматор является полной тринарной (трёхоперандной) двоичной логической функцией с бинарным (двухразрядным) выходом. Все три операнда и оба выходных разряда однобитные.

Десятичный сумматор можно задать в виде двух таблиц:
с нулём в переносе из предыдущего разряда:

и с единицей в переносе из предыдущего разряда:

или в виде одной таблицы, в которой единица переноса из предыдущего разряда смещает на одну колонку вправо:

C соответствующей прошивкой как десятичный сумматор (десятеричный) могут работать шестнадцатеричный сумматор и двадцатисемиричный сумматор-вычитатель на ПЗУ.

Быстродействия параллельных сумматоров вполне достаточно для быстрого сложения небольшого количества чисел фиксированной длины.

Так как поразрядное сложение по природе своей последовательно, то при очень большом количестве сложений более выгодно перенастроить то же самое оборудование (АЛУ) для одновременного или не очень одновременного параллельного выполнения нескольких последовательных сложений.

Например, параллельный 64-разрядный двоичный сумматор из 64 двоичных сумматоров со сложными схемами ускоренного переноса сложит 1 пару 64-битных чисел в лучших схемах приблизительно за 5dt, а 32 пары 64-битных чисел приблизительно за 32*5dt=160dt.

32 последовательных двоичных сумматора без схем ускоренного переноса бит за битом сложат 32 пары 64-битных чисел приблизительно за 64*2dt=128dt.
32 последовательных четверичных сумматора без схем ускоренного переноса сложат 32 пары 64-битных чисел приблизительно за (64/lg₂4)*2dt=64dt.
32 последовательных шестнадцатеричных сумматора без схем ускоренного переноса сложат 32 пары 64-битных чисел приблизительно за (64/lg₂16)*2dt=32dt.
32 последовательных двухсотпятидесятишестиричных сумматора без схем ускоренного переноса сложат 32 пары 64-битных чисел приблизительно за (64/lg₂256)*2dt=16dt, т.е. приблизительно в десять раз быстрее, чем параллельный 64-битный сумматор со схемами ускоренного переноса.
32 последовательных четыретысячидевяностошестиричных сумматора без схем ускоренного переноса сложат 32 пары 64-битных чисел приблизительно за (64/lg₂4096)*2dt=10,67dt.

• Аналоговый сумматор
• Полусумматор
• Дифференциатор
• Алгебра Буля
• Сложение по модулю 2
• Троичная логика
• Вычитатель
• Схема ускоренного переноса
• АЛУ

• Угрюмов Е. П. Элементы и узлы ЭЦВМ. М.: Высшая школа, 1976. — 232 с.
• Угрюмов Е. П. Цифровая схемотехника. — СПб.: БХВ-Петербург, 2001. — 528 с.
• Жан М. Рабаи, Ананта Чандракасан, Боривож Николич. 11. Проектирование арифметических блоков: Сумматор // Цифровые интегральные схемы. Методология проектирования = Digital Integrated Circuits. — 2-е изд. — М.: Вильямс, 2007. — С. 912. — ISBN 0-13-090996-3.

• Сумматор — статья из Большой советской энциклопедии. 
• Сумматор — статья из Большой советской энциклопедии.